Siemens EDA Forum 2021 -
テストベンチのいらない検証と品質向上
主催
申込み方法
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ご注意
- 弊社が競合、異業種と判断した企業およびその代理店の方、法人格を持たない個人の方、対象外と判断した方については、ウェビナーへの登録、参加をお断りする場合がございます。あらかじめご了承ください。
- ご所属企業の連絡先でご登録ください。
（フリーメールアドレス、携帯電話アドレスでの登録は受け付けておりません） - プログラムや日程は予告なく変更になる可能性がございます。予めご了承ください。
ウェビナーに関するお問い合わせ先
シーメンスEDAジャパン株式会社
コーポレートマーケティング部
E-mail: mgj_seminar@mentor.com
概要
バグを出さずに設計を進めていくことは不可能ですが、バグを発見するフェーズを変えることは可能です。類似点の多いプロジェクトであったとしても、バグを発見するフェーズが異なれば、全体の開発コストは大きく変わってきます。例えば、検証フェーズでバグを特定し修正するコストは、設計フェーズでバグを修正するコストに比べて8倍にもなります。本ウェビナーでは、テストベンチを書かずにデザインの品質を高める手法と、フォーマル技術による網羅的検証でデザインの品質を高める手法についてご紹介いたします。
プログラム
セッション1: 初期段階におけるRTL品質の向上
FPGAやASICなどの開発プロジェクトでは、予期せぬ事態が発生すると、スケジュールの遅延や機能削減など、判断が難しい状況に陥りがちです。そして予期せぬ事態の多くの原因は、設計初期段階から存在しており、発見されるのを待っていたのです。設計の初期段階で品質をコントロールすることは、スケジュールをコントロールし、競争力のある製品を市場投入する上で、非常に重要なのです。
本セッションでは、テストベンチが準備できてシミュレーションのカバレッジが上がり始めるまで待つことなく、設計の初期段階から設計者主導で品質をコントロールし、最もコストがかからないフェーズでバグを特定する手法について、最新の Lint 製品も含めてご紹介いたします。
セッション2: AMBAバスプロトコルの完全検証（デッドロック・タイムアウト・競合...）
バスプロトコルの検証は多岐にわたり、独自のテストベンチで検証するためには、複雑なバスプロトコルに精通する必要があります。理解するだけで多くの時間を要する複雑なバスプロトコルを検証することは容易ではありません。本セッションでは、フォーマル検証技術とプロトコル仕様に準拠したアサーションライブラリを使って、テストベンチを書かずに転送プロトコルの完全検証を行う手法ご紹介いたします。
セッション3: 追加／変更されたデザインの等価性をワンボタンでインテリジェントチェック
製品の品種展開、仕様の部分変更、機能の追加・削除、既存機能の低消費電力化など、デザインを部分的に変更する必要性が発生することは珍しくありません。特に競争の激しい製品開発やシステム開発では、競合他社が市場投入した後で変更を余儀なくされる場合には、納期を優先するECOが避けられません。このような部分的変更を加える際に重要なことは、変更箇所とは本来無関係であるべき箇所の機能が、変更による影響を受けていないことを検証（証明）するということです。その際に設計変更を担当するエンジニアは、必ずしもデザイン全体を理解しているとは限らない場合もあります。また設計変更によりオリジナルとは異なるサイクル数で機能を実現する場合もあります。
本セッションでは、テストやテストベンチを作成することなく、変更した部分以外の機能等価性を網羅的に検証する手法をご紹介いたします。
Q&A
ウェビナーで学べること
- 設計の早い段階で、可能な限りデザインの品質を高める方法
- フォーマル技術を用いたプロトコル検証手法
- フォーマル技術を用いた派生設計における等価性検証手法
対象
- 検証エンジニア、マネージャ
- ハードウェア設計エンジニア、マネージャ
- 設計検証環境支援エンジニア、マネージャ