「Early Bird」ウェビナーシリーズでは、Catapult高位合成および高位検証プラットフォームやPowerPro RTLローパワー・ソリューション、Precision FPGA論理合成ソリューションなどを中心に、一歩先の未来を切り拓くユニークなEDAソリューションについて多角的に解説いたします。また、シーメンスEDA製品の紹介にとどまらず、5G、AI、IoT時代において、開発者の皆さまが新たな視点やインサイトを得るきっかけとなるような新しいテクノロジや業界動向について、社外講師を迎えての講演も積極的にお届けします。
講師がライブで講演し、セッション終了後には視聴者の皆さまからの質問に直接お答えする平日の朝8時から9時までの1時間のウェビナー形式でお届けいたします。また過去の開催分は、オンデマンドウェビナーとしてご視聴いただけます。ぜひ、お気軽にご参加ください!
ライブ配信情報
第35回
開催日時: 2024/1/25（木）8:00 - 9:00（受付: 7:45以降随時）
第36回
開催日時: 2024/6/6（木）8:00 - 9:00（受付: 7:45以降随時）
Early Bird - 第36回: 高位設計の新潮流 - アリババとフェルミ国立研究所の事例から学ぶ
開催日時: 2024年6月6日（木） 8:00 - 9:00（受付: 7:45以降随時）
アリババとフェルミ国立研究所における高位合成の最先端事例をご紹介し、設計空間探索の自動化と、高位合成前のC++モデルの効率的な生成への道筋を探求します。
Early Bird - 第35回: 特別招待講演 - AIが今後の半導体需要を牽引する
Institutional Investor誌のアナリストランキングで2018年～2023年にわたる5年連続で産業電機セクター（半導体）No.1を維持するUBS証券株式会社の調査本部 共同本部長を務める安井 健二氏をお招きし、今後の半導体需要を牽引するであろう生成AIに関してご講演いただきます。
Early Bird - 第34回: Catapultを用いた低電力設計（招待講演／事例発表）
株式会社ソシオネクスト グローバル開発本部 メソドロジ開発室の立岡真人様をお招きし、Catapultを用いたアルゴリズムからCatapult高位合成モデルへの各種書き換え、論理合成ツールを用いたCatapultのOn The Flyの設計など、低電力設計についての事例をご紹介いただきます。
Early Bird - 第33回: Catapult Ultraによる回路規模と消費電力のトレードオフ解析
Catapult Ultraの高位合成機能による迅速な回路規模と電力のトレードオフ関係の確認方法をご紹介いたします。通常、ある機能の実装方法には複数の手法（アーキテクチャ）が存在しますが、Catapult Ultraを使用すると、どのアーキテクチャが回路規模が小さくなる、消費電力が少ないという一般的な知識を基に仕様を検討するのではなく、実際に設計し計測することで数値で比較検討することが可能になります。
Early Bird - 第32回: 2023年版 - PowerProとCatapultの海外事例紹介
2023年のDAC、DVCon、Siemens U2U（ユーザー発表会）などの海外イベントやSiemens Webinarなどで発表されたCatapult高位合成および高位検証プラットフォームおよびPowerProローパワー最適化ソリューションの候補事例の中から、特にご参考いただけるものを選りすぐり、ギュッと濃縮してご紹介いたします。
Early Bird - 第31回: 高位合成で求められるフォーマル検証 - Catapult Formalのご紹介
シーメンスEDAが長年にわたる高位合成向け等価性検証の経験から導き出した最新の高位合成検証フローはどのようなものなのか。最新フォーマルツールであるCatapult Formalをご紹介し、フォーマル検証の特性を生かした適用方法について解説いたします。
Early Bird - 第30回: Basics編 その4 - シーケンシャル等価性検証入門
ハードウェア開発での設計資産の再利用や設計変更に伴うシーケンス変化を網羅的に検証するシーケンシャル等価性検証の基本について解説いたします。
Early Bird - 第29回: Basics編 その3 - 高位検証（HLV）が圧倒的に検証を効率化する理由
アルゴリズム／ソフトウェア・エンジニアには馴染みの薄い、ハードウェア向け検証技術やメソドロジをご紹介するとともに、高位検証の基礎と「今使える高位検証技術」がどのようなものかについて解説いたします。
Early Bird - 第28回: Basics編 その2 - 高位合成（HLS）でコード変更が必要になる理由
高位合成の基礎となぜ高位合成用の記述方法が存在するのかについての基礎について解説いたします。アルゴリズム・モデル（C/C++コード）をハードウェア化するにあたり、少なからずコード変更が必要となります。状況ごとに発生するコード変更、なぜコード変更を実施するのか、その理由について説明いたします。
Early Bird - 第27回: 招待講演 - 機能安全に準拠したHW/SW設計入門
機能安全に特化したコンサルティング、設計サービスを展開するベリフィケーションテクノロジー株式会社にてLSI検証事業部 機能安全部 部長を務める影島 淳氏をお招きし、「ステアリングロック装置のLSI開発」をモチーフに、自動車向け機能安全規格ISO26262に準拠したコンセプト設計からハードウェア設計、ソフトウェア設計へのプロセスで、知っておくべき基礎知識について解説いただきます。
Early Bird - 第26回: 高位設計を企業戦略にした世界企業と現場ツールにした日本企業
世界企業が企業戦略の一環に位置づけている高位設計がもたらした成功事例を交えながら、日本企業がこの「高位設計」に徹底的に取り組むために「何が必要とされるか」について考察します。
Early Bird - 第25回: Basics編 その1 - パワー解析と最適化
ツールに依存しない基本的な技術情報の発信を中心とした「Basics」編の初回として、論理設計時のパワー解析と最適化の基本的な考え方などを解説いたします。
第24回: 特別招待講演 - 日本の設計企業と設計エンジニアが理解しておくべき半導体トレンド
インフォーマインテリジェンス合同会社にてシニアコンサルティングディレクタを務める南川 明氏を講師としてお招きし、日本の半導体政策の要である「半導体のサプライチェーンの強靭化」を的確に捉えるポイントや半導体ボリューム市場を形成するアプリケーションの変化など、私たち半導体設計に関わる企業や個人が知っておくべき半導体トレンドについて解説いただきます。
第23回: ASIC設計者が知っておくべきFPGAローパワー対策
ASICとFPGAに対するローパワー対策の違い、FPGAプロトタイピングにおけるローパワー対策を如何ににASIC設計にフィードバックするかについて解説いたします。
第22回: LIVEデモ! PythonによるAIモデルのCatapultによるハードウェア実装
S深層学習（ディープラーニング）によるAIモデルをCatapultの高位検証と高位合成を利用することで、PPA等を考慮し効率的にハードウェア実装できることを解説いたします。
第21回: Catapult Coverage（CCOV）による高位モデル検証カバレッジの基礎
高位モデルの検証カバレッジに関して知っておくべき基礎を解説したうえで、CCOVによるコードカバレッジ、機能カバレッジ、およびそれらのハイブリッド活用の実際をご紹介いたします。
第20回: 高位設計を加速するProFPGAによるプロトタイピング＆ブロックレベル設計・検証フロー
Siemens EDAが提供するFPGAプロトタイピング・プラットフォームであるVeloce ProFPGAを利用することで、余計な追加作業を最小化し、効率よくプロトタイピング検証、ブロックレベル検証が可能なことを解説いたします。
第19回: 招待講演 - ソフトウェア技術者によるCatapult HLS C/C++入門以前
招待講演として株式会社システム計画研究所の満田 賢一郎氏を迎え、ソフトウェア設計者だった同氏が上流言語を用いたハードウェア設計に携わるようになった際の経験をもとにした講演をお届けいたします。
第18回: 特別招待講演 - 日本半導体産業の寿命
～新しい半導体製品をどんどん開発するために何がどうあるべきか～
特別招待講演としてASA Microsystems、社長、三輪 晴治氏をお迎えし、「日本半導体産業の寿命 ～ 新しい半導体製品をどんどん開発するために何がどうあるべきか ～」と題しまして、お届けいたします。
第17回: RTLパワー見積もりツールの再考 - パワー解析結果の読み方と活かし方
本ウェビナーでは、RTLでのパワー解析結果から設計の下流での影響を先読みするための知識と、それに基づくパワー課題を設計の下流に持ち越さないRTLパワー最適化（手動、自動問わず）への活かし方について解説いたします。
製品開発のうえで極めて重要となるローパワー化戦略に対して、すぐにご利用可能かつ必ず効果のあるローパワーRTL自動最適化ソリューションの全体像をご理解いただける内容となっております。
第16回: NVIDIA MatchLibとCatapultによるSoCアーキテクチャ性能評価と高位検証のツボ
本ウェビナーでは、Catapult高位合成プラットフォームでのNVIDIA MatchLibの使用方法を、いくつかのAXI4 SOCデモ例を用いて具体的に解説いたします。
NVIDIA MatchLibは、SoCの設計と検証をより迅速に行うために開発された新しいオープンソース・ライブラリで、Catapult HLSによる高位合成に対応しています。NVIDIA MatchLibの重要な目的の1つは、SystemC/C++でSoCの機能だけでなく、ハードウェア・アーキテクチャの性能評価を高位で正確にモデル化を実現することです。これにより、設計者は、バスやメモリでの競合、調停戦略、最適なAXI4インターコネクト構造などの問題点を、RTLよりもはるかに高い抽象度で特定し解決することができます。さらに、SoCのシステムレベル検証の大部分は、RTLが作成される前にSystemC/C++で行うことができます。
第15回: RTL機能検証をシフトレフト。Cでもここまでハードウェア検証ができる!【第2弾】 - AC Channel、AC Syncを使ったインタフェース検証 -
本ウェビナーは、先に開催したEarly Bird 第13回「RTL機能検証をシフトレフト。Cでもここまでハードウェア検証ができる!」の第2弾です。ACデータタイプを使ったビット精度検証の第2ステップとして、AC ChannelとAC Syncを使ったインタフェース検証にフォーカスします。
ハードウェア・インタフェースを意識したコーディングすることで、ハードウェア動作もC++で実現することを目指します。これにより、従来RTLで行っていた機能検証の大部分を高速なC++にシフトレフトすることが可能になります。Catapult高位合成および高位検証プラットフォームによる設計・検証フローの採用がRTL機能検証の圧倒的な効率化を可能にすることを、実例を交えて解説いたします。
第14回: Catapultによる仮想環境からの超効率ハードウェア実装のツボ
本ウェビナーでは、Catapultの高位合成と高位検証機能を活用することで、仮想環境／バーチャル・プロトタイピング環境で得られたSystemコンセプトやSystemタイムバジェットを、最小限の変更で再利用し、極めて効率的なハードウェア実装が可能となることについて解説いたします。
第13回: RTL機能検証をシフトレフト。Cでもここまでハードウェア検証ができる! ACデータタイプを使ったビット精度検証
本ウェビナーでは、シーメンスEDAが提供する高位合成および高位検証プラットフォームであるCatapultを利用することで、RTL機能検証をいかにシフトレフトできるかについてご紹介いたします。「C++でビット精度まで指定することで、従来RTLで行っていた機能検証をどこまで高位のC++まで引き上げられるのか？」、そして「設計の分担をどのように担うことが設計の効率化につながるのか？」を分かりやすく解説いたします。
第12回: Catapultだからできる! MATLAB/Simulinkモデルからの高品質RTL開発手法
Simulinkによる浮動小数点アルゴリズムモデルを高位合成＆検証プラットフォームCatapultを利用により、圧倒的に早く効率的に、高品質なRTLモデル開発が可能であることを解説いたします。
第11回: PowerProを使用したFPGAデザインのローパワー最適化
本ウェビナーでは、RTLローパワーソリューションPowerProによるFPGAのローパワー化手法をご紹介いたします。
クロックやデータにおいて、不要に高い動作周波数は無駄な消費電力を発生させる原因になっています。本ウェビナーでは、シーメンスEDAが提供するPowerPro Designerの強力なパワー削減機能をFPGAデザインに適用して不要に高い動作周波数を抑える方策と、それによるダイナミックパワー削減効果の確認方法について解説いたします。
第10回: Catapult 解体新書【ユーザ事例に学ぶ高位検証の効果と可能性】
本ウェビナーでは、業界最強の高位合成、高位検証プラットフォームであるCatapultの先進コア技術、各種機能のなかから、高位検証機能を深堀して解説いたします。
ユーザ事例の中から、コニカミノルタ様によるホワイトペーパーの要点を解説し、従来の検証フローの課題の整理とCatapultによる高位検証の効果と可能性、さらにはRTLカバレッジクロージャについて、具体例に基づきながらご理解を深めていただける内容となっております。
第9回: Catapult 解体新書【コア技術・機能を一挙解説】
本ウェビナーは、業界最強の高位合成、高位検証プラットフォームであるCatapultの持つ先進のコア技術、各種機能を網羅的に解説いたします。既にCatapultを利用されているユーザ様にとってはさらなる使いこなしのヒントに、これからCatapultの利用をご検討されるお客様にとってはコア技術と各種機能の仕組みの概要を理解ができる内容となっております。
Catapultの最新版を利用することで「どんな仕組みで何ができるのか？」、「Catapult HLSとCatapult Ultraにはどんな違いかあるのか？」が分かります！
第8回: AIの新潮流 ～ HACARUSのスパースモデリングと高位合成【招待講演】
本ウェビナーは、初の「特別講演」として、AI技術の新潮流としてのスパースモデリング技術の概要とエッジAIへの対応に向けた高位合成への期待について、株式会社HACARUSにてVP of Embedded Systemsを務める大西 理王様よりご解説いただきます。
第7回: AIアクセラレータ・コーディングにおけるCatapult使用事例【ユーザ様事例発表】
本ウェビナーでは、「AIアクセラレータコーディングにおけるCatapult使用事例 - FPGAネイティブ実装からのポータビリティ向上を目指して」と題しまして、産業技術総合研究所 産総研・東大AIチップオープンイノベーションラボラトリ（AIDL）AI実装基盤チーム ラボチーム長である大内 真一様より、Catapultの使用事例についてご講演いただきます。
第6回: Precisionによる差のつくFPGA設計のツボ【基本編】
本ウェビナーでは、シーメンスEDAが提供するPrecision FPGA合成ソリューションをご紹介いたします。Precisionは、ASICフローに準拠した柔軟な入力、高い合成品質などと共に、複数ベンダへの対応によって、デバイスの選択肢やRTLデザインのポータビリティを高めます。また、等価性検証や高信頼性向け合成機能は、安全性や信頼性が要求されるアプリケーション分野で非常に注目されています。これらの特長に併せてグローバルな顧客事例をご紹介し、「Precisionによる差のつくFPGA設計のツボ」の基本を解説いたします。
第5回: RTLローパワー設計のツボ【実践編】
RTLのローパワー化を推し進める上で、シーメンスEDAが提供するPowerProは最強の支援ツールです。しかし、パワーに関する正しい知識がないと、効果的なツールの運用に支障をきたす場合があります。本ウェビナーは、ローパワー設計の一般知識を身につけることのみを目的としても必見の、PowerProに興味がない方にもご興味を持っていただける内容構成となっております。誤った知識や基礎知識そのものの欠如などの中から、よくありがちなものや特に重要な事柄を中心に、「あるある」シリーズとしてお伝えいたします。
第4回: PowerProによるRTLローパワー設計戦略のツボ
本ウェビナーでは、PowerProを導入することによる高度なRTLローパワー設計戦略の実現について解説いたします。消費電力検討フローにおける「消費電力の無駄がどこにあり」、「どのように削減すべきか」という命題に対し、 PowerProがもたらす高度なソリューションの実際を解説いたします。 単なるパワー解析と手作業では実現不可能な、PowerProによる強力なRTLローパワー設計戦略をご理解いただける内容となっております。
第3回: PowerProによる世界最強のローパワーRTL自動最適化のツボ
本ウェビナーでは、PowerProに統合されている、パワー解析、パワー最適化、フォーマル検証済みRTL自動生成の各機能について解説いたします。製品開発の上で、極めて重要となるローパワー化戦略に対して、すぐにご利用可能、かつ必ず効果のあるローパワーRTL自動最適化ソリューションの全体像がご理解いただける内容となっております。また今回は、今後サポートされるFPGAのパワー自動最適化についても解説を加えます。業界唯一、世界最強のローパワーRTLソリューションのツボを分かりやすくご紹介いたします。
第2回: Catapultによる高位検証のツボ【画像処理アルゴリズム編】
本ウェビナーでは、特に画像処理を対象とした、組込みソフトウェアやアルゴリズムモデル、AIモデルのハードウェア化を検討されている皆様に、Catapultだけが提供できるC++レベルからの設計フローの中で、高位検証に重点をおいて解説します。RTL設計に比べて圧倒的に早く、高品質な回路設計を実現するために、C++レベルで機能的なデバッグを完了するための高位検証のツボがご理解いただける内容となっております。
第1回: Catapultによる画像処理アルゴリズムのハードウェア化のツボ
本ウェビナーでは、特に画像処理を対象とした、組込みソフトウェアやアルゴリズムモデル、AIモデルのハードウェア化を検討されている皆様に、Catapultだけが提供できるC++レベルでの高位合成と検証機能による強力な設計環境と、設計者に求められる知識体系を解説いたします。RTL設計に比べて圧倒的に早く、正確に回路設計を実現するための技術的ツボがご理解いただける内容となっております。
申込み方法
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